随着人工智能（AI）技术的快速发展，对高效能存储器的需求日益攀升。全球固态技术协会（JEDEC）近期已正式展开讨论，计划放宽全球HBM的高度标准限制。这项重大决议预计将HBM4的堆叠高度上限放宽至900微米（0.09公分），借此支持针对现代AI功能关键的16层及20层DRAM堆叠技术发展。此举不仅将解决现有制程的物理瓶颈，更将深刻影响全球半导体封装设备商的竞争态势与存储器大厂的策略布局。

根据JEDEC现行规范，在HBM4进入初期量产阶段时，其高度限制原本严格设定为775微米（0.075公分）。然而，为了在有限的高度内塞入更多层数的存储器，制造商必须将硅芯片打磨得更薄。JEDEC指出，这些严苛的物理限制反而阻碍了生产，不仅导致芯片过薄而降低了整体生产良率，更大幅增加了热管理（thermal management）的困难度。将高度上限大幅提升至900微米，代表着业界能够在维持较佳良率与散热效果的前提下，顺利推进16层至20层的AI DRAM堆叠技术。

根据外媒报道，这项垂直高度标准的变更，直接为半导体组装设备带来了全新的市场需求与变化。一旦900微米的标准正式获得批准，存储器制造商在进行高密度堆叠时，将得以继续沿用现有的热压合机（thermal compression bonders）。这一发展为现有设备龙头带来了巨大的市场优势。据统计，韩美半导体（Hanmi Semiconductor）目前在全球热压合设备市场中占有高达71.2%的市占率，无疑将成为此波标准放宽下的最大受惠者。尽管混合键合技术能够实现无凸块（without bumps）的芯片直接连接，但与传统的热压合方法相比，制造商需要投入更多的资金与时间成本。

现阶段顶尖存储器制造商正密切评估新标准将如何影响其财务表现与未来的技术发展蓝图。在2026年韩国国际半导体展上，SK海力士（SK Hynix）的代表明确指出，放宽高度限制将有助于提升现阶段的生产效率。不过，当未来堆叠层数超过20层时，混合键合技术仍将成为不可或缺的必需品。另一方面，三星电子虽然已经开发出能提供比现有制造方法更佳抗热性的混合键合技术，但为了提升利润率，该公司仍可选择继续使用现有的生产方法。最终的设备选择与制程决策，将高度取决于重要客户的特定效能需求，例如英伟达（NVIDIA）在设计其GPU封装时所需的全新HBM模块规格。

目前，整个半导体产业都在密切关注JEDEC的讨论进度，因为最终的决议结果将决定哪些设备供应商能在这个十年的末期取得成功。在制造商致力于实现DRAM最大密度的同时，他们的首要任务依然是减少良率损失。根据相关市场专家分析，在900微米标准确立与混合键合方法完全成熟之间，市场将经历一段短暂的稳定期，并透过先进的组装解决方案来维持市场的稳定运作。而次世代键合技术何时能全面导入规模化量产，最终仍将取决于标准制定机构的规范、设备的精确度，以及全球AI基础设施的实际需求。

文章来源：科技新报、全球半导体观察